体系结构部分

本学期体系结构部分的实验将会实现一个 MIPS32 微架构的基础 5 级流水线 CPU，并且将在 FPGA 开发板上进行测试。体系结构部分一共有 4 个需要提交的实验。

• 实验 0：准备开发环境和测试环境。
• 实验 1：基础的五级流水线 MIPS CPU。
• 实验 2：访存仲裁和总线延时（2a）、多周期乘除法器（2b）。
• 实验 3：单周期缓存（cache）。
• 实验 4：MIPS 异常处理。